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Verilator 4.040 釋出,高效能 Verilog HDL 模擬器

←手機掃碼閱讀     admin @ 2020-08-17 , reply:0

Verilator 4.040 釋出了。Verilator 是一個高效能 Verilog HDL 模擬器與 lint 系統,它不會簡單地將 Verilog HDL 轉換為 C++ 或 SystemC。Verilator 不會簡單地將 Verilog HDL 轉換為 C++ 或 SystemC。Verilator 不僅可以翻譯,還可以將程式碼編譯為速度更快的優化與可選的執行緒分割槽模型,同時這些模型封裝在 C++/SystemC/Python 模組中。

經過編譯的 Verilog 模型,即使在單執行緒上執行的速度也比獨立 SystemC 快 10 倍以上,並且在單執行緒上的執行速度比諸如 Icarus Verilog 之類的解釋 Verilog 模擬器快 100 倍。多執行緒可能還會使速度提高 2-10 倍(在解釋型模擬器上總共可以提高 200-1000 倍)。

此版本主要更新內容:

  • 4.040 版本是計劃中最後一個支援 C++11 以前的編譯器的版本,建議移至 C++ 11 或更高版本的編譯器。

其他

  • 修復 4.038 版本中被破壞的陣列介面
  • 支援 $stable、$rose 和 $fell
  • 支援簡單的函式 localparams
  • 修復 protect lib VCS 告警
  • 修復組合不同寬度的引數問題
  • 修復沒有順序邏輯的 protect-lib
  • 修復 V3Unknown 的問題
  • 修復非 32 位轉換為 float 的問題
  • 修復強制轉換非自定義子表示式的問題
  • 修復 SystemC 網路名稱

更新說明:https://github.com/verilator/verilator-announce/issues/36


[admin ]

來源:OsChina
連結:https://www.oschina.net/news/117956/verilator-4-040-released
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