Verilator 4.026 發布了。
Verilator 是一個高性能 Verilog HDL 模擬器與 lint 系統，它不會簡單地將 Verilog HDL 轉換為 C++ 或 SystemC。Verilator 不會簡單地將 Verilog HDL 轉換為 C++ 或 SystemC。Verilator 不僅可以翻譯，還可以將代碼編譯為速度更快的優化與可選的線程分區模型，同時這些模型封裝在 C++/SystemC/Python 模塊中。
經過編譯的 Verilog 模型，即使在單線程上執行的速度也比獨立 SystemC 快 10 倍以上，並且在單線程上的執行速度比諸如 Icarus Verilog 之類的解釋 Verilog 模擬器快 100 倍。多線程可能還會使速度提高 2-10 倍（在解釋型模擬器上總共可以提高 200-1000 倍）。
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來源：OsChina
連結：https://www.oschina.net/news/112944/verilator-4-026-released
Verilator 4.026 發布，高性能 Verilog HDL 模擬器已經有600次圍觀
